Niezupełnie. Jeśli zapisuje na przemian $30 i $00, to zmienia stan bitu 4 i 5 a nie 3 i 4, zatem istota sprawy tkwi w czym innym. Jeśli bity 4 i 5 =1 wtedy CA2 jest wyjściem ustawionym w stan niski (bo magnetofon wyłączony), a kiedy bity 5 i 4 =0 - wejściem, ustawionym w stan wysoki przez zewnętrzny rezystor pull-up.

Nie jestem wprawdzie specjalistą-technologiem produkcji FPGA, ale według mojej wiedzy nie wszystkie FPGA mają strukturę wykonaną w technologii SRAM. Z prostych przyczyn. Po pierwsze - układy bazujące na SRAM są wrażliwe na szybkie neutrony, które mogą zmienić zawartość komórki pamięci, a więc uszkodzić zaprogramowaną strukturę. Po drugie - układy bazujące na SRAM mają niski poziom bezpieczeństwa informatycznego, a złamanie takiej struktury jest kwestią godzin. W niektórych zastosowaniach jest to dyskwalifikujące. Jeśli więc piszę, że układ jest wykonany w technologii FLASH, to mam na myśli strukturę logiczną. Ale to faktycznie mało istotne.

Przeliczanie wielkości układu na bramki jest tylko pewną umowną formą reprezentacji ich wielkości, a bardziej istotna jest liczba większych tzw. elementów logicznych, z których budowana jest struktura. EP1K50 według danych katalogowych ma 199k "bramek systemowych" lub 2880 elementów logicznych. Układ, o którym ja pisałem, ma 250k "bramek systemowych" lub ponad 6000 elementów logicznych.

Nie chodzi o ten układ, a buforowanie sygnałów (choć jego obwody I/O także są zasilane napięciem 3,3V) nie jest wcale konieczne. Standard TTL wymaga UoHmin=2,8V, więc 3,3V w zupełności wystarcza. W drugą stronę istnieją mechanizmy zabezpieczające wejścia FPGA przed zbyt wysokim napięciem. Nie ma się czym specjalnie przejmować.

Może i nie ma takiej gwarancji, jeśli chodzi o xc3, ale to nie to. W układzie, o którym piszę, da się zaimplementować core 8051, które będzie chodziło z cyklem maszynowym 1/1 przy częstotliwości 300MHz. Układ jest więc raczej szybki.

O, widzisz. I to jest dopiero zła wiadomość. Pytanie - ile kratek piwa trzeba, żeby ją poprawić? ;-) Z bezpośrednim wyjściem do monitora w standardzie VGA VBXE  byłby jakby trochę kompletniejszy. :-)

Domyślam się, że to, co dla mnie wygląda jak krzaczki, to zapewne MADS? Nie chce mi się tego tłumaczyć na piechotę na bardziej zrozumiały język, więc idea jest dla mnie nieznana, ale mam poważne wątpliwości, czy GTIA jest w stanie odczytać z szyny cokolwiek w jakikolwiek sposób w cyklu, w którym to CPU ma do niej dostęp.

To prawda. Bufory CMOS są trochę wydajniejsze w stanie wysokim. Można się spodziewać przepływu jakichś 50-60mA. Biorąc jednak pod uwagę fakt, że nie ma szans na częstszy zapis niż raz na 4 cykle zegara, a prąd będzie płynął przez około pół cyklu, daje to średnio 6-8mA. Jakbyś trafił jakiś szczególnie szybki, wysokoprądowy FLASH to może dwa razy więcej. Chwilowe prądy tak czy owak płyną duże, bo przeładowują pojemności, więc od tej strony nie ma powodu się przejmować. Zresztą o czym tu gadać. I tak musisz wyłączać ROM, bo prawidłowego zapisu w tych warunkach nie będzie.

Połączenie ze sobą dwóch wyjść NMOS o przeciwnych stanach spowoduje przepływ prądu o natężeniu rzędu 30-40mA. W omawianej sytuacji taki stan będzie trwał mniej więcej połowę czasu. Nic strasznego. W życiu nie zdarzyło mi się uszkodzenie jakiegokolwiek układu cyfrowego przez zwarcie ze sobą wyjść. Zresztą w celach naukowych możesz wykonać eksperyment polegający na odczytaniu zawartości $C000, wykonaniu EOR #$FF i zapisie z powrotem w nieskończonej pętli. Można się założyć o każde pieniądze, że nic się nie stanie.

Zapewne krótkotrwały konflikt na magistrali danych. Przewidujesz coś innego?

Odpowiedź po roku to może trochę późno, ale lepiej niż wcale. ;) Być może już na to wpadłeś, ale wypada mi sprawę wyjaśnić. Dwa przerzutniki widoczne na schemacie tworzą rejestr przesuwający, który opóźnia sygnał na wejściu szeregowym o dwa cykle bitrate. W tym czasie komputer dokonuje pomiaru prędkości transmisji i ustawia POKEY do odbioru.

Jeśli ktoś chce drogą prostego eksperymentu przekonać się o pochodzeniu prążków, niech przetnie krótką, grubą ścieżkę na spodniej stronie płyty, łączącej 9 nóżkę układu CD4050 (masa) przez przelotkę ze ścieżką masową ANTIC-a i CPU, a następnie krótkim kabelkiem połączy tę nóżkę z polem masy po lewej stronie scalaka (np. górne wyprowadzenie kondensatora C51, albo górne lewe wyprowadzenie potencjometru R38) - i zaobserwuje różnicę w wyglądzie prążków.

Wymiana jest możliwa, ale na stację 360k, a ta, którą wkładasz, to 1.2M.

Od razu dementuję - nie jest to prawda.
Nie jest prawdą, że wersja SECAM produkuje pseudo-kolor z sygnałów luminancji PAL-owskiego GTIA.
W rzeczywistości jest tam inny generator obrazu, FGTIA, zawierający cyfrową część enkodera SECAM. Na płycie znajduje się część analogowa - przetwornik D-A i modulator. Liczba dostępnych kolorów (128) jest mniejsza od wersji PAL (256) za sprawą braku najmłodszego bitu luminancji, wykorzystywanego tylko w tzw. trybach GTIA.

Po mojemu można by było tak:
1. Generator z pętlą fazową 16*4,433MHz
2. Czterobitowy licznik binarny, taktowany sygnałem z generatora i zerowany narastającym zboczem sygnału 4,433MHz
3. Poczwórny przerzutnik typu D, do którego wpisywany byłby stan w/w licznika narastającym zboczem sygnału koloru z GTIA
4. Dekoder przekształcający stany 0...15 na wyjściu przerzutników na odpowiadające im stany linii RGB.
5. Zsumowanie z sygnałem luminancji (+ewentualna synchronizacja)

Wynik trudno przewidzieć, bo o kolorze decydują różnice czasowe na poziomie czasów propagacji układów TTL.