Pozwolę opisać trochę timingi jakie występują w układzie.
Sygnał CAS do sterowania pamięci SRAM odczyt.
Procesor jest dość powolną jednostką, stosując szybkie pamięci może dojść do sytuacji, że procesor nie zakończy odczytu a pamięć już zakończy wystawianie danych gdyż pamięć moja utrzymuje dane tylko przez 20ns pamiętajmy, że okres sygnału o2 to jakieś 560ns. Sygnał CAS jest na tyle długi, że procesor spokojnie odczyta sobie dane z komórki pamięci a nie podciągniętą magistralę. Opóźnienie tego sygnału przez logikę jest jak najbardziej wskazany zwłaszcza, że moja pamięć utrzymuje dane o połowę krócej niż DRAM.
Myślę, że wykorzystanie sygnału WE do sterowania zapisem do pamięci nie trzeba szczegółowo omawiać, na tym sygnale pracują dramy 150ns, moje pamięci wymagają by dane były na szynie tylko 30ns przed zboczem opadającym WE i 0ns po nim, pamięci DRAM mają czasy odpowiednio 40ns i 10ns, jak widać mam tu spokojną głowę, że przy niewielkim opóźnieniu dalej wszystko będzie w porządku. Ale jak widzicie sygnał WE nie jest przeze mnie w żadnym stopniu opóźniany, ani dla DRAM, ani dla SRAM.