Wykombinuj przy okazji, jak wlutować podstawki pod scalaki. Jakby który kiedy padł, będzie jak znalazł.

Formatujesz z opcją /N ?

Trudno to będzie ustalić, bo proceder jest tak stary, jak płytka drukowana.

Jeśli złącze CN50 jest zgodne pin w pin ze standardowym PBI, to da się połączyć w prosty sposób, przy pomocy złącz zaciskanych na taśmę. W obu wersjach jest to możliwe.
Tabelka jest aktualna.

Po mojemu problem leży w pojemnościach obciążających linie transmisyjne. Przy prędkości 126kbit/s różnica czasu propagacji stanu niskiego i wysokiego, mierzona na poziomie 2,5V, jest bliska połowie bitu a wówczas próbkowanie wypada na zboczu, co wystarczy, żeby skutecznie popsuć transmisję. Niewielkie obniżenie prędkości odbiornika poprawia sytuację, bo próbkowanie odjeżdża od zbocza. Sugeruję zmianę kondensatorów na wejściu i wyjściu danych z 1nF do 330pF i rezystorów podciągających z 4,7k do 2,2k.

Skoro poprawny jest wzór na Atari, to prawdopodobnie błędny jest wzór na PC, bo co innego?

Z ciekawości pomierzyłem częstotliwości swoim oscyloskopem. Nie mam 100% pewności, czy mierzy poprawnie, bo nigdy tego nie sprawdzałem. Wszystko, co w tym zakresie podaje specyfikacja, to dokładność bazy czasu +/- 50ppm.
Komputer 800XE, bez rozszerzeń.
Wyniki pomiarów:
Częstotliwość sygnału OSC na nóżce 37 FREDDIE-go: 3,5468001MHz
Częstotliwość sygnału ACLK na nóżce 27 POKEY-a przy zawartości rejestru AUDF3/AUDF4:
0 - 126,67200kHz / 126,67000kHz
1 - 110,83800kHz / 110,83599kHz
2 - 98,522003kHz / 98,524002kHz
3 - 88,670005kHz
4 - 80,610000kHz / 80,608001kHz
5 - 73,892000kHz / 73,889999kHz
6 - 68,208000kHz / 68,206001kHz
8 - 59,114002kHz / 59,111999kHz
9 - 55,418000kHz / 55,417999kHz
10 - 52,158000kHz / 52,15999kHz
16 - 38,552001kHz / 38,55400kHz
40 - 18,866001kHz

Wskazania nie są całkowicie stabilne, bo z reguły pojawiają się na przemian dwie (podane)  wartości, z których jedna (pierwsza) jest czasowo wyraźnie dominująca. Wystarcza to jednak do stwierdzenia, że podany wzór na baudrate wygląda na poprawny.

Mechanizm działania układu polega na wygenerowaniu przez ok. 0,6s stanu wysokiego na TRIG3. Kiedy procedura resetu wykryje zmianę stanu tej linii w stosunku do poprzedniego, zapisanego w GINTLK, wówczas następuje przejście do zimnego startu. Układ ma jednak pewne ograniczenia. Po pierwsze - nie będzie działał z kartridżem zajmującym obszar $A000...$BFFF. Ponieważ taki kartridż ustawia TRIG3 na stałe w stan wysoki (chyba, że potrafi sam się odłączyć, jak SDX). Po drugie - układ jest wyzwalany zboczem opadającym, więc o ile nie stanowi to problemu w komputerach serii XE, w których impuls reset jest wytwarzany przez uniwibrator NE555 w momencie zwolnienia przycisku RESET, jego długość jest z góry ustalona i nie zależy od czasu przyciśnięcia przycisku, o tyle w komputerach serii XL impuls reset trwa tyle, ile wciśnięty jest przycisk. Jeśli będzie wciśnięty zbyt długo, stan wysoki wygenerowany na TRIG3 w momencie przyciśnięcia skończy się zanim procedura reset go sprawdzi. I wtedy nie zadziała.

Podłącz ten układ do RD5 nie bezpośrednio, jak na rysunku, ale przez diodę (1N4148 lub podobną), katodą w stronę MMU.

Nie ma znaczenia, czy siedzi 8040 czy 8050. To są dwie wersje tego samego procesora, tylko 8040 jest wersją ROMless, co i tak nie ma znaczenia, bo ROM jest zewnętrzny.