@atarixegs, ad.3 - propozycja lotharka, to nie jest zamiennik Freddiego, tylko dzielnik zegara przez 4, który można zastosować jedynie w takim przypadku, gdy rezygnujemy całkowicie zarówno z podstawowej pamięci DRAM, jak również z jakiegokolwiek rozszerzenia pamięci opartego na pamięciach DRAM i wszystkie pamięci zastępujemy SRAM.
Układ lotharka pozwala na całkowite wyeliminowanie Freddiego, ale tylko w przypadku gdy podstawową pamięć DRAM zastąpimy pamięcią SRAM - wtedy Freddie po prostu nie jest potrzebny. Ale trzeba też pamiętać że w ten sposób eliminujemy sobie możliwość rozbudowy pamięci jakimkolwiek rozszerzeniem dostępnym w sieci czy też na rynku, poza U1MB i rozszerzeniem 512k Hiassa - z tego co wiadomo, na obecny moment tylko te dwa rozszerzenia RAM zbudowane są w oparciu o pamięć SRAM.

Jeśli chodzi o pyt 1 i 2 to na tą chwile nie mam aż tak szerokich testów wykonanych. Nie mniej jednak zależności czasowe które pojawiają się na wyjściach CAS, RAS i W w mojej opinii wiernie odzwierciedlają oryginalny układ. Problemem mogą okazać się poziomy napięć wyjściowych Xilinxa.  Różnica na tą chwile to odmienna od oryginału multipleksacja adresów na szynie BA[7:0].
W tej chwili na BA0 pojawia się adres A0 i A8 a w Freddie wystawia tam z tego co pamiętam A0 i A14. W obecnych konstrukcjach nie wpływa to na działanie. To taka zaszłość konstrukcyjna dla obsługi DRAMów o pojemności 16kb.

Pyt 3. Zaprojektowane PCB umożliwia ograniczenie układu do samej funkcjonalności generatora sygnału 3,5Mhz (OSC). (bez Xilinxa a na spodzie płytki mam miejsce na dodatkowy dzielnik częstotliwości /4). Ale ta funkcjonalność jest przewidziana na moje przyszłe potrzeby i nawet jeszcze nie testowana.
W załączeniu zdjęcie miejsc na dodatkowe (zbędne w podstawowej wersji) scalaki.

...i nawet działają, używam ich do dodgyPLA